圖書簡介
品牌：圖書詳情 商品基本信息，請以下列介紹為準 商品名稱： FPGA設計及應用(第3版) 作者： 褚振勇 市場價： 46元 文軒網價： 35.9元【78折】 ISBN號： 9787560627120 出版社： 西安電子科技大學出版社 商品類型： 圖書
其他參考信息（以實物為準） 裝幀：平裝 開本：32開 語種：中文 出版時間：2012-09-01 版次：1 頁數：405 印刷時間：2012-09-01 印次：1 字數：615.00千字
內容簡介 《FPGA設計及應用（第3版）》系統介紹了有關可編程邏輯器件的基本知識以及相關軟件的使用方法，講述了FPGA電路設計的方法和技巧，并給出了設計實例。本書內容包括：FPGA設計概述、Altera可編程邏輯器件、VHDL硬件描述語言、ouanUsIIlo.o軟件集成環境、Quartus
II中的元器件庫、Altera器件編程與配置、FPGA設計中的基本問題和FPGA電路設計實例。
本書內容全面、取材新穎、敘述清楚，理論聯系實際，突出實用特色，并使用大量圖表和實例說明問題，便于讀者理解和掌握。
本書既可用作高等工科院校電子與通信類各專業高年級本科生和研究生相關課程的教材和參考書，又可作為廣大電子設計人員的設計參考書或使用手冊。
目錄 第1章
緒論
1.1
EDA發展歷程
1.2
可編程邏輯器件的基本結構
1.2.1
ASIC的分類
1.2.2
SPLD基本結構
1.2.3
CPLD基本結構
1.2.4
FPGA基本結構
1.2.5
FPGA與CPLD的比較
1.2.6
PLD廠商介紹
1.3可編程邏輯器件的設計
1.3.1
設計方法
1.3.2
設計流程
1.3.3
基于IP的設計
第2章
Altera可編程邏輯器件
2.1
概述
2.2
FPGA
2.2.1
高端FPGA器件StratixⅣ
2.2.2
高端FPGA器件StratixⅤ
2.2.3
低成本FPGA器件CycloneⅢ
2.2.4
低成本FPGA器件CycloneⅣ
2.2.5
中端FPGA器件ArriaⅡ
2.3
CPLD
2.3.1
MAX3000A器件
2.3.2
MAXII器件
2.4
結構化ASIC
2.4.1
簡述
2.4.2
HardCopy系統開發流程
2.4.3
HardCopyV器件
2.5
成熟器件
第3章
硬件描述語言
3.1
硬件描述語言概述
3.2
VHDL程序的基本結構
3.2.1
實體說明
3.2.2
結構體
3.2.3
配置
3.2.4
庫
3.2.5
程序包
3.3
VHDL的描述方法
3.3.1
標識符
3.3.2
詞法單元
3.3.3
數據對象
3.3.4
數據類型
3.3.5
操作運算符
3.4
VHDL的常用語句
3.4.1
并行語句
3.4.2
順序語句
第4章
QuartusⅡ集成環境
4.1
概述
4.2
QuartusⅡ的安裝
4.3
QuarrusⅡ10.0圖形用戶界面
4.4
設計輸入
4.4.1
創建一個新的工程
4.4.2
頂層實體文件的建立
4.4.3
子模塊文件的建立
4.5
編譯設計
4.5.1
編譯設置
4.5.2
執行完整的編譯
4.5.3
引腳分配
4.5.4
查看適配結果
4.6
時序分析
4.6.1
傳統時序分析器
4.6.2
打開TimeQuest時序分析器
4.6.3
創建時序網表
4.6.4
建立時鐘約束及報告
4.6.5
110約束及報告
4.6.6
查看詳細的時序報告
4.6.7
時序驅動的編譯
4.7
仿真
4.7.1
QuartusⅡ仿真器
4.7.2
Modelsim-Altera仿真
4.8
SignaITapⅡ邏輯分析儀
4.8.1
簡介
4.8.2
SignaITapⅡ邏輯分析儀的調試
4.9
QuatusⅡ基于模塊化的設計流程
4.9.1
漸進式編譯
4.9.2
基于LogicLock的設計方法
4.9.3
創建LogicLock區域
4.9.4
自上而下漸進式編譯流程
4.9.5
自下而上的LogicLock流程
4.9.6
在EDA工具集中使用LogicLock
4.9.7
使用漸進式編譯實現時序逼近
4.10
QuanusⅡ軟件其它工具
4.10.1
信號探針Signalnobe
4.10.2
功耗分析PowerPlayPowerAnalyzer
4.10.3
存儲器內容編輯In-System
MemoryContentEditor
4.10.4
外部邏輯分析儀接口工具
第5章
QuartusⅡ中的元器件庫
5.1
Megafunction庫
5.1.1
算術運算宏模塊庫
5.1.2
邏輯門宏模塊庫
5.1.3
I/O宏模塊庫
5.1.4
存儲宏模塊庫
5.2
Maxplus2庫
5.2.1
時序電路模塊
5.2.2
運算電路模塊
5.3
Primitives庫
5.3.1
存儲單元庫
5.3.2
邏輯門庫
5.3.3
緩沖器庫
5.3.4
引腳庫
5.3.5
其它模塊
第6章
Altera器件編程與配置
6.1
PLD器件測試電路板
6.2
PLD器件的配置方式
6.3
下載電纜
6.3.1
ByteBlasterⅡ并口下載電纜
6.3.2
ByteBlasterMV并口下載電纜
6.3.3
MasterBlaster串行/USB通信電纜
6.3.4
USB-Blaster下載電纜
6.3.5
EthemetBlaster通信電纜
6.3.6
EthemetBlasterII通信電纜
6.4
配置器件
6.5
PS模式
6.5.1
電纜下載
6.5.2
利用MAXII器件或微處理器作為外部主機配置
6.6
JTAG模式
6.6.1
Stratix器件配置
6.6.2
Arria器件配置
6.6.3
Cyclone器件配置
6.7
AS模式
6.7.1
串行配置器件的在系統編程
6.7.2
配置芯片下載
6.8
QuartusⅡ編程器的使用方法
第7章
FPGA設計中的基本問題
7.1
數的表示方法
7.1.1
無符號整數
7.1.2
二進制補碼
7.1.3
無符號小數
7.1.4
帶符號小數的二進制補碼
7.1.5
格雷碼
7.1.6
帶符號整數
7.1.7
偏移二進制補碼
7.1.8
浮點數和塊浮點數
7.1.9
數的定標問題
7.2
有限字長的影響
7.3
時鐘問題
7.3.1
全局時鐘
7.3.2
門控時鐘
7.3.3
多級邏輯時鐘
7.3.4
行波時鐘
7.3.5
多時鐘系統
7.3.6
時鐘網絡問題
7.4
時序參數
7.5
冒險現象
7.6
清零和置位信號
7.7
信號的延時
7.8
信號的歪斜
7.9
流水線操作
7.10
電路結構與速度之間的關系
7.11
器件結構與處理算法的匹配
7.12
器件加密
7.13
設計文檔
第8章
FPGA電路設計實例
附錄A
文件的后綴
附錄B
相關網址檢索
參考文獻
目錄
品牌：圖書
| 商品基本信息，請以下列介紹為準 | |
| 商品名稱： | FPGA設計及應用(第3版) |
| 作者： | 褚振勇 |
| 市場價： | 46元 |
| 文軒網價： | 35.9元【78折】 |
| ISBN號： | 9787560627120 |
| 出版社： | 西安電子科技大學出版社 |
| 商品類型： | 圖書 |
| 其他參考信息（以實物為準） | ||
| 裝幀：平裝 | 開本：32開 | 語種：中文 |
| 出版時間：2012-09-01 | 版次：1 | 頁數：405 |
| 印刷時間：2012-09-01 | 印次：1 | 字數：615.00千字 |
| 內容簡介 | |
| 《FPGA設計及應用（第3版）》系統介紹了有關可編程邏輯器件的基本知識以及相關軟件的使用方法，講述了FPGA電路設計的方法和技巧，并給出了設計實例。本書內容包括：FPGA設計概述、Altera可編程邏輯器件、VHDL硬件描述語言、ouanUsIIlo.o軟件集成環境、Quartus II中的元器件庫、Altera器件編程與配置、FPGA設計中的基本問題和FPGA電路設計實例。 本書內容全面、取材新穎、敘述清楚，理論聯系實際，突出實用特色，并使用大量圖表和實例說明問題，便于讀者理解和掌握。 本書既可用作高等工科院校電子與通信類各專業高年級本科生和研究生相關課程的教材和參考書，又可作為廣大電子設計人員的設計參考書或使用手冊。 |
| 目錄 | |
| 第1章 緒論 1.1 EDA發展歷程 1.2 可編程邏輯器件的基本結構 1.2.1 ASIC的分類 1.2.2 SPLD基本結構 1.2.3 CPLD基本結構 1.2.4 FPGA基本結構 1.2.5 FPGA與CPLD的比較 1.2.6 PLD廠商介紹 1.3可編程邏輯器件的設計 1.3.1 設計方法 1.3.2 設計流程 1.3.3 基于IP的設計 第2章 Altera可編程邏輯器件 2.1 概述 2.2 FPGA 2.2.1 高端FPGA器件StratixⅣ 2.2.2 高端FPGA器件StratixⅤ 2.2.3 低成本FPGA器件CycloneⅢ 2.2.4 低成本FPGA器件CycloneⅣ 2.2.5 中端FPGA器件ArriaⅡ 2.3 CPLD 2.3.1 MAX3000A器件 2.3.2 MAXII器件 2.4 結構化ASIC 2.4.1 簡述 2.4.2 HardCopy系統開發流程 2.4.3 HardCopyV器件 2.5 成熟器件 第3章 硬件描述語言 3.1 硬件描述語言概述 3.2 VHDL程序的基本結構 3.2.1 實體說明 3.2.2 結構體 3.2.3 配置 3.2.4 庫 3.2.5 程序包 3.3 VHDL的描述方法 3.3.1 標識符 3.3.2 詞法單元 3.3.3 數據對象 3.3.4 數據類型 3.3.5 操作運算符 3.4 VHDL的常用語句 3.4.1 并行語句 3.4.2 順序語句 第4章 QuartusⅡ集成環境 4.1 概述 4.2 QuartusⅡ的安裝 4.3 QuarrusⅡ10.0圖形用戶界面 4.4 設計輸入 4.4.1 創建一個新的工程 4.4.2 頂層實體文件的建立 4.4.3 子模塊文件的建立 4.5 編譯設計 4.5.1 編譯設置 4.5.2 執行完整的編譯 4.5.3 引腳分配 4.5.4 查看適配結果 4.6 時序分析 4.6.1 傳統時序分析器 4.6.2 打開TimeQuest時序分析器 4.6.3 創建時序網表 4.6.4 建立時鐘約束及報告 4.6.5 110約束及報告 4.6.6 查看詳細的時序報告 4.6.7 時序驅動的編譯 4.7 仿真 4.7.1 QuartusⅡ仿真器 4.7.2 Modelsim-Altera仿真 4.8 SignaITapⅡ邏輯分析儀 4.8.1 簡介 4.8.2 SignaITapⅡ邏輯分析儀的調試 4.9 QuatusⅡ基于模塊化的設計流程 4.9.1 漸進式編譯 4.9.2 基于LogicLock的設計方法 4.9.3 創建LogicLock區域 4.9.4 自上而下漸進式編譯流程 4.9.5 自下而上的LogicLock流程 4.9.6 在EDA工具集中使用LogicLock 4.9.7 使用漸進式編譯實現時序逼近 4.10 QuanusⅡ軟件其它工具 4.10.1 信號探針Signalnobe 4.10.2 功耗分析PowerPlayPowerAnalyzer 4.10.3 存儲器內容編輯In-System MemoryContentEditor 4.10.4 外部邏輯分析儀接口工具 第5章 QuartusⅡ中的元器件庫 5.1 Megafunction庫 5.1.1 算術運算宏模塊庫 5.1.2 邏輯門宏模塊庫 5.1.3 I/O宏模塊庫 5.1.4 存儲宏模塊庫 5.2 Maxplus2庫 5.2.1 時序電路模塊 5.2.2 運算電路模塊 5.3 Primitives庫 5.3.1 存儲單元庫 5.3.2 邏輯門庫 5.3.3 緩沖器庫 5.3.4 引腳庫 5.3.5 其它模塊 第6章 Altera器件編程與配置 6.1 PLD器件測試電路板 6.2 PLD器件的配置方式 6.3 下載電纜 6.3.1 ByteBlasterⅡ并口下載電纜 6.3.2 ByteBlasterMV并口下載電纜 6.3.3 MasterBlaster串行/USB通信電纜 6.3.4 USB-Blaster下載電纜 6.3.5 EthemetBlaster通信電纜 6.3.6 EthemetBlasterII通信電纜 6.4 配置器件 6.5 PS模式 6.5.1 電纜下載 6.5.2 利用MAXII器件或微處理器作為外部主機配置 6.6 JTAG模式 6.6.1 Stratix器件配置 6.6.2 Arria器件配置 6.6.3 Cyclone器件配置 6.7 AS模式 6.7.1 串行配置器件的在系統編程 6.7.2 配置芯片下載 6.8 QuartusⅡ編程器的使用方法 第7章 FPGA設計中的基本問題 7.1 數的表示方法 7.1.1 無符號整數 7.1.2 二進制補碼 7.1.3 無符號小數 7.1.4 帶符號小數的二進制補碼 7.1.5 格雷碼 7.1.6 帶符號整數 7.1.7 偏移二進制補碼 7.1.8 浮點數和塊浮點數 7.1.9 數的定標問題 7.2 有限字長的影響 7.3 時鐘問題 7.3.1 全局時鐘 7.3.2 門控時鐘 7.3.3 多級邏輯時鐘 7.3.4 行波時鐘 7.3.5 多時鐘系統 7.3.6 時鐘網絡問題 7.4 時序參數 7.5 冒險現象 7.6 清零和置位信號 7.7 信號的延時 7.8 信號的歪斜 7.9 流水線操作 7.10 電路結構與速度之間的關系 7.11 器件結構與處理算法的匹配 7.12 器件加密 7.13 設計文檔 第8章 FPGA電路設計實例 附錄A 文件的后綴 附錄B 相關網址檢索 參考文獻 |
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